半導体でチップレットの話題を出すと、まだ先の話だと考えている方々も多いようだが、既に、HBMや生成系AIでは使われている話である。
今回の決算でも、話題に出た。SUMCOでは、これまでのトレンドと異なり、演算能力優先のロジック半導体では、チップ面積が増加している。Siインターポーザを使うと、Siウェハー消費が倍以上になる、ことを紹介した(従来から、質問していたが、今回、それに回答する資料、ただ、これについて、質問したアナリストは今回の説明会ではいなかった)。CMOSイメージセンサでは2チップ、3チップがあり、NANDではメモリ部と周辺回路部を貼り合わせる。上述のHBMでも同様だ。ロジックで2倍以上、イメージセンサは3倍、NANDは2倍、DRAMが1.25倍である。これが、全体の需要に定量的にどう影響があるかは不明である。